| Szerző |
Üzenet |
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd aug. 11, 2009 7:01
|
|
Válaszok: 914
Megtekintve: 148414
|
Sziasztok!
Tudnátok segíteni abban, hogyan tudnék egy wishbone perifériát egy avalon buszhoz csatlakoztatni? Azt írják róla, hogy csak pár jelet kell átalakítani, csak a verilog kódokon nem tudok elmenni.
http://en.wikipedia.org/wiki/Wishbone_% ... ter_bus%29
Köszönöm!
Tibi |
|
 |
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd márc. 10, 2009 15:34
|
|
Válaszok: 914
Megtekintve: 148414
|
Sziasztok!
Foglalkozott valaki már NIOS II-vel?
Az elindulásban kérnék egy kis segítséget.
Tibi |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. dec. 06, 2008 15:44
|
|
Válaszok: 914
Megtekintve: 148414
|
| ha van esetleg valamelyikotoknek egy elektronikus kronometer vhdl forraskodja, akkor azt nagyon megkoszonnem; nekem is egy hasonlo kronometer tervezese a feladatom es jo lenne ha volna egy minta ami utan tudjak dolgozni. Szia! Ilyet találtam! Lehet segít: http://vlsi.ee.hacettepe.edu.tr/ele711/chro... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd nov. 25, 2008 22:17
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali ! Szerintem át kell nézni a fenti do scriptet, ha esetleg azt már nem csinálja meg és abból kiderül mit kell még belepátolni a szimulációs project-be. Aztán hozzáadni egy Simulation Configuration-t (right click Add project). Itt lehet megadni az időzitéseket tartalmazó file-t is (?.SDO, ?.SDF)... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. nov. 16, 2008 17:24
|
|
Válaszok: 914
Megtekintve: 148414
|
Üdv!
Lenne egy kérdésem!
Lehet ugy változót definiálni a processben, hogy az értékét tudjam használni a legközelebbi processhíváskor?
Mondjuk számolnám, hányszor hívódott meg egy process;
Tibi |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: pén. nov. 07, 2008 9:27
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali! Hol akarod a órajel periódusidőt megadni? A Modelsim-nél, vagy Quartus alatt a testbench waveformnál? A Quartus tbw.-nél lehet nsec-ben is megdni. Üdv. Zoli Szia! Nem engedi a quartus azt a módot, hogy közvetlen onnan induljon a Modelsim, hibaüzenetekkel megakad. Ezért kívülről indítom a mode... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: hétf. nov. 03, 2008 13:54
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia! A buffer móddal lesz a gond szerintem, mert valahol olvastam, hogy a szimulátor nem szereti. Én még nem használtam. Üdv. Zoli Szia! Nem teljesen érte, de ha a top entitást szimulálom csak, akkor helyes eredmény jön ki. Eddig a belső fő modulomat teszteltem csak, hogy helyesen működik e. Megin... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szer. okt. 29, 2008 17:49
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia! A buffer móddal lesz a gond szerintem, mert valahol olvastam, hogy a szimulátor nem szereti. Én még nem használtam. Üdv. Zoli ÉÉÉrtem, ha jól veszem ki, akkor a hardveren működnie kellene. Buffereket használva eléggé letisztult a kódom, és a működése is pontos. Köszönöm, akkor szimulátor tére... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szer. okt. 29, 2008 0:50
|
|
Válaszok: 914
Megtekintve: 148414
|
| Sziasztok! belefutottam egy érdekes dologba, és nem teljesen értem. entity blokk is Generic(ROM1_cimbit:integer:=4; ROM2_cimbit:integer:=2 ); Port( ROM1_Adat, ROM2_Adat: in std_logic_vector(255 downto 0); ROM1_Cim : buffer std_logic_vector(ROM1_cimbit-1 downto 0):=(ot... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. okt. 25, 2008 7:13
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali ! Először próbáld ezt ki szimulátoron: entity pipe is PORT ( Clk : in std_logic; Reset : in std_logic; A : in std_logic_vector(7 downto 0); B : in std_logic_vector(7 downto 0); OUT_1 : out std_logic_vector(7 downto 0); OUT_2 : out std_logic_vector(7 downto 0)... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szer. okt. 22, 2008 15:42
|
|
Válaszok: 914
Megtekintve: 148414
|
| Üdvözlet! A mai menetrendszerinti elakadás... :) Működik a kód, ahogy elterveztem. A jelek időzítésével akadt gondom, illetve nem teljesen értem a dolgot. A lényeg az, hogy a két mintám Hamming távolsága, a következő mintapáros beérkezésekor jelenik meg. Nem az időben elcsúszás a bajom (mint jelensé... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd okt. 21, 2008 19:51
|
|
Válaszok: 914
Megtekintve: 148414
|
| Az, hogy azt a mintát, ami a kamerából jön majd, most próbaképp ROM-ba teszed. Ha, kivezetnéd a top modul portjaira, akkor a forditó nem konstansokkal számol, hanem a port szélesség valamennyi kombinációjával. Üdv. Zoli Köszönöm a segítséget, holnap ezzel kezdem! További kellemes estét! Tibi |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd okt. 21, 2008 19:29
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali ! Nem jó elgondolás, egy minta ellenőrzésére konstansokat használni ROM segítségével (mintaként), főleg ha a cimzésbe hiba csúszik. Szerencsétlen esetben, konstans lesz a végeredmény is. A forditó nagyon következetes, ha valahol a jel nem változik onnantól konstans lesz minden ami utána van és... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd okt. 21, 2008 19:02
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia! Én ModelSim alatt nem használtam még a Force-ot. Nem volt még szükségem rá. ? X,U . A forditáskor keletkezett warningokat átnézted már. Az RTL, Technologie nézetben megnézted már az eredményt ? (Tools\Netlist Viewers). Üdv. Zoli Szia! Időközben eljutottam arra a szintre, hogy már majdnem azt ... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd okt. 21, 2008 13:23
|
|
Válaszok: 914
Megtekintve: 148414
|
| Közben az egyik kérdés megválaszolódott... Csak Signalokat tudok berakni a szimulátorba, változókat nem... (Mondjuk ez logikus ) Up1: Az előző problémáim megoldódtak, nagyjából nyomon tudom követi a működést. Csak pár kérdés a jelek beállításánál. Force: Ilyenkor mindig az az érték marad amit beállí... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd okt. 21, 2008 10:27
|
|
Válaszok: 914
Megtekintve: 148414
|
| Sziasztok! A Quartus alól nem indul az Modelsim... Kívülről indítom a Modelsimet, Nyitok új projectet, és hozzá adok minden fájlt, amit létrehoztam a 3 fő komponens forrását (2 memória ls a művelet végző egység) + hozzáadtam a korábban létrehozott vht -file-t. Amit nem teljesen értek, hogy egyszerre... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. okt. 19, 2008 21:22
|
|
Válaszok: 914
Megtekintve: 148414
|
| Nálam nincs ilyen hiba. Viszont a belső signalok nem látszanak, csak a top entitásé. A RESET jelet állitsd be korrektül. Amúgy nem sok történik a jelekkel. Először ne adj 1sec-es szimulációs időt meg. Ha elindul a szimuláció és hibák ezrei lesznek benne warningal ( nem volt reset-> egy halom X-es w... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. okt. 19, 2008 19:45
|
|
Válaszok: 914
Megtekintve: 148414
|
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. okt. 19, 2008 19:29
|
|
Válaszok: 914
Megtekintve: 148414
|
| Esetleg, ha jól gondolom ebben van a hiba, vagy ide kötődik: /simulation/modelsim/xxxx_run_msim_gate_vhdl.do vagy /simulation/modelsim/xxxx_run_msim_rtl_vhdl.do A ModelSim elindul ? Üdv. Zoli Igazad lesz. még csak do kiterjesztésű fájlt se találtam. Ennek mikor kellene létrejönnie? a wave exportálá... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. okt. 19, 2008 18:55
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali ! Valami elirás lesz szerintem. "seven_vhd_vec_tst" , "i1" ezek kötöttek. a seven1.vht file-ban vannak. Ezek úgy generálódnak a Vector Waveform File-ból az exportálás során. A grafikusan szerkeszthető formából vhdl forrás lesz. Ha saját magad megirsz egy ilyen testbench vht... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. okt. 19, 2008 12:50
|
|
Válaszok: 914
Megtekintve: 148414
|
| Sziasztok! Eljutottam a szimulálásig! Az előző oldalon lévő leírást próbáltam használni... erre jutottam: Error: Error : Can't open file -- E:/xxx/xxx/xxx/xxx/xxx/Szamjegyfelismero_schematic.vhd Error: Encountered errors while running NativeLink Simulation scripts Error: NativeLink simulation flow w... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. okt. 12, 2008 12:52
|
|
Válaszok: 914
Megtekintve: 148414
|
| Sziasztok! Tudnátok abban segíteni, hogy kód végén a with-es szerkezettel mi a baj? Illetve a kódot, hogyan tudnám szimulálni. A lényeges kérdések a működés helyessége illetve a végrehajtási idők lennének. A blokkhoz kívülről csatlakozó rom tartalmakon még dolgozok. library IEEE; use IEEE.STD_LOGIC_... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: pén. okt. 10, 2008 20:55
|
|
Válaszok: 914
Megtekintve: 148414
|
gtk írta: Hello ! Vegre egy Altera -s emberke ! 
Sziasztok!
Csak nagyon kezdő
Holnap elárasztalak benneteket a problémáimmal...
Tibi |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. szept. 28, 2008 20:50
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali ! Már belinkeltem korábban, de hátha elkerülte a figyelmedet és segithed, ha még nem ismered. https://wiki.sch.bme.hu/pub/Villanyszak/TervezesProgramozhatoEszkozokkel/vhdl.pdf Üdv. Zoli Szia! Köszönöm! Nem ismertem! Egy ilyen oldalnak lenne létjogosultsága? http://vhdl.cwi.hu/ A letöltések rés... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. szept. 27, 2008 21:51
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hát, jónak tünik, ha igy akarod, csak pl. a SRAM vezérlés elnagyolt. Nincs WE-nek reset érték adva. Csak egyszer bekapcsolod, aztán úgy is marad. Nem warningol a forditó, hogy constans vagy valami? Miért a xor értéket tárolod? Az még nem a hamming, ha jól tudom. Előbb meg kell számolni a biteket, h... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. szept. 27, 2008 20:37
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia! Generáltam egy kódot. Olvasd át kérlek! Olyan kérdéseim lennének, hogy egyáltalán azt valósítsa meg első ránézésre amit terveztem? Lehetett -e volna elegánsabban dolgoznom? Milyen eszeveszett baromságokat követtem el? Szintaktikailag elvileg helyes... :) --A működés lényege a következő lenne: ... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. szept. 27, 2008 18:54
|
|
Válaszok: 914
Megtekintve: 148414
|
Szia!
type STATE_TYPE0 is (ST0,ST1);
signal sm_recog : STATE_TYPE0;
Nem teljesen értem, mire szolgál ez az állapotjelzés!
Tibi |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. szept. 27, 2008 16:27
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali ! Hát, nekem ez a schematic túl komplikált. Szerintem, te is jól járnál ha forrás szinten tudnád irni. Én csak a VHDL forrásban tudok gondolkodni. A schematic-ban is elboldogulnák, de sokkal jobban hozzá vagyok szokva a HDL-hez. Megpróbáltam valamit összeütni forrás szinten, hátha kedvet kapsz... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. szept. 27, 2008 13:13
|
|
Válaszok: 914
Megtekintve: 148414
|
eltexto írta: A másik memória, az a másik 20 mintás ROM pattern akar lenni ?
Üdv. Zoli
Szia!
Igen.
A memóriák nincsenek még rendesen feltöltve.
Az egyik memóriában mondjuk egy rekesz lesz használva. (bemenő karakter minta).
A másodikban 20. (minden számjegy * 2)
Tibi |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: szomb. szept. 27, 2008 12:32
|
|
Válaszok: 914
Megtekintve: 148414
|
| Én azt hiszem nagyjából értem. Tovább ? Üdv. Zoli Sziasztok! Az első kérdésem az lenne, hogyan tudnám kijelölni a 2 rom címrekeszeit, hogy minden elemet minden elemmel kizáróvagy kapcsolatba hozzon. Számlálóval terveztem létrehozni a memória címeket. És különböző feltételekkel figyelni mikor léptes... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: pén. szept. 26, 2008 20:33
|
|
Válaszok: 914
Megtekintve: 148414
|
eltexto írta: Én azt hiszem nagyjából értem. Tovább ?
Üdv. Zoli
Holnap délelőtt jelentkezek, befutott egy határidős munka.... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: pén. szept. 26, 2008 19:46
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia Tebee ! Szerintem ird ide, hogy miben kellene segítség és aki tud, az fog segíteni. Hiszen ezért is van ez a forum. Nem ? Különben is, több szem többet és másféleképpen lát. Ha olvastad a korábbi üzenetek, láthattad, hogy forrást is lehet beidézni. Úgyhogy hajrá. Üdv. Zoli Természetesen beírom... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: pén. szept. 26, 2008 18:03
|
|
Válaszok: 914
Megtekintve: 148414
|
| Sziasztok! Érdeklődnék, hogy lenne-e valaki aki tudna nekem segíteni egy kisebb projectben. A helyzet az, hogy kezdő vagyok. Azt kidolgoztam, hogyan kellene működnie a dolgoknak, csak nagyon gyakran elakadok. Kellene valaki aki még ha csak hobbi szinten is üzi a vhdl-t, de vállalná hogy belenéz a mu... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: vas. aug. 10, 2008 12:12
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia! Új üzenetbe irj, mert igy nem kapok értesítést, ha csak módosítasz. A "seven1.vht" -ben is ez a név szerepel "seven_vhd_vrc_tst" ? Nem elirás ? Én nálam az exportra "seven_vhd_vec_tst"-t generál a forrásba. Idönként érdemes a generált forrásokat is tanulmányozni,... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: pén. aug. 08, 2008 5:36
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia! Köszönöm a segítséget! Este kipróbálom és jelentkezek! Tibi UP1: Kipróbáltam, a leírásod tökéletesen működik. Az idő tényleg nem tetszett neki. A vége körülk ezt a hibaüzenetet kaptam. # vsim -t 1ps -L lpm -L altera -L altera_mf -L sgate -L cycloneii -L work seven_vhd_vrc_tst # vsim -L lpm -L ... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd aug. 05, 2008 20:00
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia ! Ha, a RESET undefined, akkor borul minden. Adtál neki gerjesztést ? Üdv. Zoli Szia! Elnézést, hogy nem írtam eddig. A resetnek volt érték adva, de nem moccant semmi. Összeraktam 1 project-et. Úgy működik, ahogy szerettem volna (egy hétszegmenses kijelzőt vezérel). http://tarkabab02.tvn.hu/18... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd júl. 29, 2008 15:47
|
|
Válaszok: 914
Megtekintve: 148414
|
| Szia ! Mi a probléma a license-el ? Ird le bővebben, hátha tudok segiteni. A Modelsim-ével van probléma ? Üdv. Zoli Szia! A feltelepített program hibát dob, hogy a 2 környezeti változót állítsam be (be is állítottam). Az altera-tól email-ben kapott kódsorral. A quartus megy is vele, a modelsim nem.... |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: kedd júl. 29, 2008 8:00
|
|
Válaszok: 914
Megtekintve: 148414
|
| Hali Tebee! ModelSim-Altera http://www.altera.com/products/software/products/model/eda-ms.html Quartus-ban van rá menüpont a használathoz. Üdv. Zoli Köszönöm! Küzdök vele. Megkaptam a DVD-n 2 félét is, de a licensz nem jön össze. Pedig próbáltam, ahogy le van írva a weben. Próbálkozok. :) Tebee |
|
|
Fórum: elektro Téma: FPGA programozás |
| tebee |
|
Elküldve: hétf. júl. 28, 2008 15:43
|
|
Válaszok: 914
Megtekintve: 148414
|
| Üdvözlök mindenkit! Kezdő vagyok a témakörben, és egy kis segítségre lenne szükségem. Cylone II fejlesztőkörnyezetem van és mellé szoftverként Quartus II. Egy olyan szimulációra lenne szükségem, melynek segítségével a kimeneti porton tudnám mérni a jel frekvenciáját. vagy esetleg egy teljesen függet... |
|
|
| Rendezés: |
